Verilog briefly (напоминалка)
Source : https://marsohod.org/verilog https://marsohod.org/11-blog/77-veriloglesson1 ==================================== ПРОВОДА ==================================== wire a; провод а: wire - рассматриваются как провода соединяющие входы выходы. wire b; провод b : wire b; соединяем провода: assigne a=b; шина (вектор) проводов: wire [7:0] c; wire [7:0] d; соединение шин ( не!!! копирование значения, а соединение проводов): assigne d = c; assign g = f[2]; //назначить сигналу “g” второй бит шины “f” ==================================== МАССИВЫ СИГНАЛЬНЫХ ШИН ==================================== Так же, в большинстве диалектов Verilog, вы можете определить массивы сигнальных шин: wire [7:0] k [0:19]; //массив из двадцати 8-ми битных шин ==================================== РЕГИСТРЫ ==================================== reg [7:0] m; reg [0:100] n; могут использоваться в комбинаторной логике и тогда ведут себя как пр...